`timescale 1ns/1ps
module tb();
	bit clk ;
	logic clk_o ;
	bit en ;

	initial begin
		en <= 0 ;
		clk  <= 0 ;
		#4 en <= 1 ;
		#100 ;
		#2 ;
		en <= 0 ;
		#100 ;
		$finish; 
	end

	always #2 clk = ~clk ;
	clk_gate inst_clk_gate (.en(en), .clk_in(clk), .clk_o(clk_o));


	initial begin
		$dumpfile("wave.vcd" );
		$dumpvars(0, tb ) ;

	end
endmodule